fpga开发工程师

到岗时间：不限 婚况要求：不限 岗位介绍 本岗位聚焦高速ADC数据采集系统开发，负责基于FPGA平台搭建高速数据链路、实现ADC接口逻辑开发与调试、完成高速信号处理与数据传输优化，是公司核心硬件研发团队的关键岗位。主要面向高精度高速数据采集、信号处理类产品，深度参与从方案设计、逻辑开发到系统联调、性能优化的全流程，与硬件、模拟、测试团队协同攻坚，打造高稳定性、高带宽的高速采集方案。 岗位职责 1. 负责高速ADC采集链路的FPGA方案设计、RTL逻辑开发、仿真验证与板级调试，保障数据采集的准确性、实时性与稳定性； 2. 精通高速接口协议开发，重点完成JESD204B/JESD204C、LVDS、SerDes（GTH/GTY/GTX）等高速接口逻辑实现、时序优化与问题定位； 3. 负责FPGA工程全流程实现，包括代码综合、布局布线、时序约束、时序收敛、资源优化与功耗管控，适配Xilinx/Intel主流FPGA芯片； 4. 配合硬件工程师完成高速PCB方案评审，把控信号完整性、时钟设计、电源滤波等硬件相关要点，解决高速链路调试中的硬件-软件协同问题； 5. 搭建FPGA调试环境，熟练运用ILA/ChipScope、SignalTap、示波器等工具，定位并解决ADC采集、数据传输、时序异常等硬件bug； 6. 编写规范的设计文档、调试报告、测试用例，完成代码版本管理与技术沉淀； 7. 跟进高速ADC、FPGA行业技术动态，优化现有采集方案，提升产品性能与竞争力。 任职要求 一、硬性要求 1. 本科及以上学历，电子信息工程、通信工程、微电子、自动化、测控技术等相关专业； 2. 3年及以上独立FPGA开发项目经验，熟练使用Verilog HDL进行逻辑开发，具备扎实的数字电路、时序分析基础； 3. 必须具备高速ADC数据采集实际项目经验，熟悉高速ADC工作原理、驱动逻辑与数据校准流程； 4. 熟练掌握至少一种主流FPGA开发工具（Vivado、Quartus等），具备时序约束、时序收敛实战经验； 5. 具备高速接口调试能力，熟悉JESD204B/JESD204C协议者优先，掌握SerDes、DDR3/DDR4数据缓存开发者优先； 6. 具备良好的代码规范、文档撰写能力与问题排查能力，做事严谨、责任心强，具备团队协作精神。 二、加分项 - 有高速数据采集、信号处理、仪器仪表、通信设备、军工电子等相关项目经验； - 熟悉高速PCB设计、信号完整性、电源完整性、时钟同步等硬件基础知识； - 掌握MATLAB/Python等脚本语言，可辅助数据处理、算法验证与自动化测试； - 具备FPGA逻辑验证、UVM基础仿真经验；